VHDL ou Verilog

VHDL est fortement typé et de meilleure qualité pour l'apprentissage / enseignement strict / méthodes standard.Verilog est mieux pour le piratage ensemble quelque chose de rapide et erros obtenir pendant les heures de simulation.

 
Je pense que Verilog est esier à apprendre, mais il ne peut pas systhesis que le haut niveau que le VHDL

 
J'ai commencé LEARING VHDL Pentecôte Xilinx VHDL MasterClass (Multimedia VHDL Tutorial pour les utilisateurs de Xilinx) et le premier livre que j'utilise a primer VHDL.

e_learning www.drvhdl.com
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Salut les gens,

Why don't you guys partir de SystemVerilog, je pense que ce sera la langue en dernier ressort de l'ASIC / FPGA design très bientôt.Il a incorporé les belles choses de l'une des Verilog ou VHDL.En outre, il a également beaucoup de la vérification des caractéristiques aucune de ces deux langages a.Pour autant que je sais qu'il a aussi la vérification d'assertion inclus.

À l'heure actuelle, Synopsys, Mentor sont tous de soutenir au moins une partie de cela.Cadence va appuyer très bientôt.

En tant que concepteur ASIC FPGA /, pour être honnête, je ne vois finalement que d'une langue universelle, qui pourrait faire à peu près que je veux faire soit dans la conception ou de vérification.

Observe,

 
Salut à tous,
Je suis chercheur, qui est d'apprendre à connaître les bases de HDL now.I voudrais savoir s'il faut apprendre VHDL ou Verilog.My exigences sont
qu'il devrait m'aider à concevoir rapidement des contrôleurs à base de FPGA pour mon travail.
Bien sûr, il doit être facile à learn.In cet égard, lequel dois-je essayer d'étudier?Merci beaucoup. [/ Quote]
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Si vous voulez apprendre, alors vous devriez commencer.
Si vous n'aimez pas, rien n'y fait!
L'essentiel est que vous commencez à faire, pas envie de faire.

 
Verilog est l'un des deux grands Hardware Description Languages (HDL) utilisés par les concepteurs de matériel dans l'industrie et les universités.VHDL est l'autre.L'industrie est actuellement divisés sur ce qui est mieux.Beaucoup pensent que Verilog est plus facile à apprendre et à utiliser que VHDL.Comme un concepteur de matériel le dit, «j'espère que la concurrence utilise VHDL."VHDL a fait une norme IEEE en 1987, et Verilog en 1995.Verilog est très C-like et apprécié par les ingénieurs électriciens et l'ordinateur comme la plupart apprennent le langage C à l'université.VHDL est très Ada-like et la plupart des ingénieurs n'ont aucune expérience avec Ada.Verilog a été introduite en 1985 par Gateway Design System Corporation, maintenant une partie de Cadence Design Systems, Inc Systems Division.Jusqu'en Mai 1990, avec la formation de l'Open Verilog International (OVI), Verilog HDL était un langage propriétaire de Cadence.Cadence a été motivée pour ouvrir la langue dans le domaine public dans l'espoir que le marché de Verilog HDL produits liés à des logiciels augmenteront plus rapidement avec une plus large acceptation de la langue.Cadence rendu compte que les utilisateurs Verilog HDL voulait d'autres logiciels et de services aux entreprises d'adopter la langue et de développer Verilog-soutenus outils de conception.Verilog HDL permet à un concepteur de matériel pour décrire les dessins à un niveau d'abstraction élevé, comme au niveau architectural ou de comportement ainsi que les niveaux d'exécution plus faible (c.-à-porte et les niveaux switch) conduisant à Very Large Scale Integration (VLSI) Circuits intégrés ( IC) mises en page et la fabrication de puces.Une des principales fonctionnalités de HDL est la simulation des conceptions avant le concepteur doit s'engager à la fabrication.Ce feuillet ne couvre pas tous Verilog HDL mais se concentre sur l'utilisation de Verilog HDL à l'architecture ou les niveaux de comportement.Le document de cours met l'accent sur le design à l'Register Transfer Level (RTL).

 
J'ai commencé avec VHDL, mais alors quand j'ai appris que Verilog est plus facile et que SystemVerilog est le HDL avenir, j'ai essayé de l'apprendre, mais je trouve qu'il est plus difficile alors VHDL!?
comme une question de fait, je pense que le meilleur langage HDL est celui qui s'habitue à u ...

 
VHDL est l'VHSIC Hardware Description Language.VHSIC est l'abréviation de Very High Speed Integrated Circuit.On peut décrire le comportement et la structure des systèmes électroniques, mais il est particulièrement adapté comme un langage pour décrire la structure et le comportement des modèles de matériel électronique numérique, telles que des ASIC et FPGA ainsi que des classiques circuits numériques.

VHDL est une notation, et c'est précisément et complètement défini par le Manuel de référence du langage (LRM).Ceci définit VHDL sauf pour les langues autre description du matériel, qui sont dans une certaine mesure, défini de manière ad hoc par le comportement des outils qui les utilisent.VHDL est un standard international, réglementée par l'IEEE.La définition de la langue est non exclusive.

VHDL n'est pas un modèle d'information, un schéma de base de données, un simulateur, un ensemble d'outils ou une méthodologie!Toutefois, une méthodologie et un ensemble d'outils sont essentiels pour l'utilisation efficace de VHDL.

Simulation et de synthèse sont les deux principaux types d'outils qui fonctionnent sur le langage VHDL.The Language Reference Manual ne définit pas un simulateur, mais définit clairement ce que chaque simulateur doit faire avec chaque partie de la langue.

VHDL ne contraint pas l'utilisateur à un style de description.VHDL permet modèles à être décrit en utilisant une méthodologie - haut vers le bas, de bas en haut ou au milieu out!VHDL peut être utilisé pour décrire le matériel au niveau de la porte ou d'une manière plus abstraite.Successful design de haut niveau exige un langage, un ensemble d'outils et une méthodologie adaptée.VHDL est la langue, vous choisissez les outils et la méthodologie ...bien, je pense que c'est là que Doulos venir à l'équation!

Verilog est un Hardware Description Language, un format textuel pour décrire les circuits et systèmes électroniques.Appliquée à la conception électronique, Verilog est destiné à être utilisé aux fins de vérification par simulation, pour l'analyse temporelle, pour l'analyse de test (analyse de testabilité et de classement faute) et pour la synthèse logique.

Le Verilog HDL est un standard IEEE - numéro 1364.Le document uniforme est connu comme le manuel de référence du langage, ou LRM.Telle est la définition complète de l'autorité HDL Verilog.

IEEE Std 1364 définit également les Programming Language Interface, ou PLI.Ceci est une collection de routines logicielles qui permettent à une interface bidirectionnelle entre Verilog et d'autres langues (généralement C).

Une remarque importante: Ne pas confondre avec le Verilog HDL Verilog-XL famille de simulateurs.Dans le milieu des années 80, Gateway Design Automation a développé un simulateur logique, Verilog-XL, pour simuler des modèles décrits en utilisant leurs propriétaires HDL Verilog.Cadence ont depuis acheté Gateway et a retenu le simulateur Verilog-XL, mais la langue, Verilog HDL, est désormais maintenu par Open Verilog International (OVI).Plus d'informations sur l'histoire Verilog dans le prochain article, document d'information.Dans toutes les pages de ce site Web, lorsque nous parlons de Verilog, nous entendons le HDL pas le simulateur.

Aujourd'hui, il existe un et un seul Verilog HDL.Il ya maintenant Verilog nombreux outils disponibles EDA: outils de vérification formelle, cycle basé sur des simulateurs, des synthétiseurs logiques, analyseurs de calendrier et outils d'entrée de conception ESDA avec le soutien de Verilog.Il ya bien sûr de légères différences entre ces outils dans les aspects de la Verilog HDL qui sont pris en charge.Pas tous les simulateurs de soutenir la pleine Verilog HDL, par exemple.

Enfin, VHDL n'est pas une abréviation de Verilog HDL - VHDL et Verilog HDL sont deux différentes.Ils ont plus de similitudes que de différences, cependant.

 
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