VHDL vs Verilog dont plus populaire?

Quote:Le 2002-03-09 18:13, cadb0y a écrit:

Dont la plupart préfèrent ou populaire?
VHDL ou Verilog?

 
J'ai trouvé l'inverse plus VHDL, mais certainement pas l'un ou l'autre, les outils de support des modules soit aussi ..

 
Quote:Le 2002-03-11 05:23, TheMick a écrit:

J'ai trouvé l'inverse plus VHDL, mais certainement pas l'un ou l'autre, les outils de support des modules soit aussi ..VHDL est assez bonne en entretien et du Verilog design agréable de so ...
snip ou enclenchez

 
Quote:Le 2002-03-12 03:40, Jaz a écrit:

dépend de quel pays vous êtes originaire

 
AMHA, je pense Verilog va probablement devenir de plus en plus dominante dans le futur.De façon réaliste si, VHDL est là pour durer longtemps.Cela veut dire plusieurs choses.

1) Vous devez continuer à posséder et savoir comment utiliser les outils VHDL.

2) Vous devez toujours savoir VHDL
 
Nous sommes arrivé à interviewer les concepteurs ASIC dernièrement.La chose intéressante est, le plus jeune candidat est, plus il est probable qu'il sait mieux que VHDL Verilog.Je suppose que les écoles plus récemment aux Etats-Unis, propose des cours de VHDL Verilog.Il serait intéressant de voir quelle langue domine en 5 ans.
 
Je suis très surpris.Verilog ressemble plus populaires, de bonnes nouvelles pour les programmeurs VHDL

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sourire" border="0" />
 
Quelle que soit l'une soit adopté par la conception analogique / développeurs d'outils de synthèse sera probablement devenir le groupe dominant, puis de nouveau tous les deux obtiendrez probablement utilisé et nous serons de retour là où nous avons commencé.

 
langage HDL pour les programmeurs du monde entier

VHDL environ 55%
Verilog environ 40%
HDL autres langues 5%

mais je pense que VHDL est plus facile à utiliser
especailly pour la logique synthétisable

 
VHDL est beaucoup plus semblable à un langage normal programmation structurée (un peu comme le C) - pourquoi quand je lis Verilog code source à la place il me donne une forte impression d'être un peu plus d'une netlist texte brut généré par certains capture schématique?! ?
Comments are welcome.

 
Quand vous pensez que la hiérarchie de conception, VHDL couvre peut-être plus le bord supérieur (niveau supérieur abstarction) fait partie de l'échelle, de Verilog, qui est plus adapté / amicale à harware approche étroite (niveau RTL).Mais les deux langues peuvent être essentiellement de tout faire.

Une autre différence est que VHDL est qute comme ADA, fortement structuré et plus formel, tout en Verilog est peut-être davantage liée à langage C, et moins redondant.Et comme la plupart des programmeurs C savez, en C, vous pouvez soit écrire le gâchis vous s'il vous plaît, ou le rendre structuré - et le langage / compilateur permet à la fois!(Mais un "sage" Guy pouvez écrire un désordre dans la langue ANY)

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sourire" border="0" />Car tous deux sont extrêmement populaires et ont chacun quelques-uns (mariginal?) Les prestations, ils seront très probablement à la fois rester autour pour un long moment.

J'ai personnellement eu à faire récemment un Desicion la langue à utiliser pour mon prochain projet, et il sera VHDL.Ce n'était pas une Desicion évident, je n'aime pas toujours le niveau de verbosité de VHDL, mais ils apprécient sa structure!

Je crois, que vous pouvez sélectionner celui qui vous plaît le plus, et qui couvre le mieux à vos court et à moyen terme des besoins, et ce sera OK pour utiliser pendant plusieurs années!

Bonne chance,
Ted
 
Merci à vous tous, j'apprécie beaucoup les commentaires

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sourire" border="0" />
 
Permettez-moi de la voir sous un autre angle.

Faire effectuer une recherche sur Amazon ou fatbrain propos de VHDL et Verilog publications, des livres sont publiés VHDL supplémentaire pour le moment.

Toutefois, j'ai personnellement, comme Verilog que la manière dont je préfère C plus que Pascal.

~ Pat!

 
VHDL est plus populaire dans les milieux universitaires, mais pas dans l'industrie.

Si vous avez à choisir,

Pour projet d'école => selon un est OK.

À usage industriel => Definitely choisir Verilog.Ou vous aurez beaucoup de difficulté à la synthèse, de retour d'annotation, la liaison avec d'autres outils ....

Ce n'est pas le problème de la langue elle-même.Actuellement, c'est le soutien de l'outil.Pas mûre pour VHDL.[Ce message a été édité par: stevepre le 2002-04-26 04:29]

 
Je suis d'accord fortement avec stevepre.
Lors de l'utilisation VHDL pour terminer un projet, j'ai beaucoup de problèmes dans le transfert de données d'un outil à un autre.Donc finalement je dois utiliser Verilog dans la conception.

Mais si je pouvais choisir, je vais utiliser VHDL.

 
Salut Jeck,

Je suis un peu curieux de savoir ce que votre esprit.Pourquoi voulez-vous encore à choisir VHDL après avoir traversé tous ces ennuis avec elle?[Ce message a été édité par: stevepre le 2002-04-26 04:30]

 
> stevepre
>....
> Anyway, pourquoi voulez-vous encore de choisir VHDL?

Droit U'r propos du VHDL.It (VHSIC) a été mise en œuvre d'abord par l'armée américaine.Due à une raison inconnue, les contractants militaires faveur ADA et c'est là que le chien est enterré à quand le VHDL get's conçu.Naturellement, comme la plupart des commandes mil, le VHDL est overbloated.

J'ai commencé sur VHDL à cause de mon premier projet a eu à traiter avec une certaine ré-implémentation "" d'un code VHDL.Il a été douloureux pour passer même à un outil de synthèse différentes, en raison de la transtypage frivole.Maintenant, j'utilise Verilog et la vie est beaucoup plus facile, le code est beaucoup plus compact, plus propre et plus facile à suivre

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sourire" border="0" />Puis le Verilog n'est pas un standart statique.Dans sa nouvelle incarnation qu'elle met en oeuvre quelques fonctionnalités intéressantes structurel trop (juste suivre les anouncements comité de lecture)

Quoi qu'il en soit en termes de code source disponible pour le téléchargement, le VHDL est beaucoup plus représentée, mais c'est pourquoi XHDL est très utile de temps à autre

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sourire" border="0" />
 
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