VHDL vs Verilog dont plus populaire?

[AaronDu]

VHDL est plus populaire que Verilog.
Je pense que la structure du VHDL est meilleur que Verilog, Verilog, mais est plus facile que VHDL, et la quantité d'utilisateur est grand que VHDL dans mon pays

 

[Juggernaut]

I can't compare VHDL vs Verilog, as I've only ever used VHDL.

Mais comme tout le monde semble d'accord, VHDL est la langue la plus structurée, et je pense que rend mieux la langue, et d'une manière qui va devenir plus important à l'avenir.

Je pense que l'avantage d'un «langage de description de matériel" est de nous permettre de faire abstraction - pour nous enlever de l'ennui de portes et de fils et de se concentrer sur le tableau d'ensemble.En tant que dessins ou modèles deviennent plus complexes et les appareils deviennent plus grands, cela devient de plus en plus important.Même si c'est agréable d'avoir le contrôle complet de chaque porte et flipflop, comme nous l'avons fait lorsque nous avons conçu des outils FPGA saisie du schéma, il devient difficile à manier que dessins grossissent.

Donc, je pense qu'il vaut mieux pour embrasser les aspects "logiciels" des langues de description de matériel - d'utiliser des documents, d'en déduire plutôt que instancier, d'utiliser des fonctions et des procédures.Cela signifie placer les foi dans les outils de synthèse, mais je pense qu'ils font un meilleur travail ces jours-ci que la plupart des gens laissent, et je suis rarement dissapointed.

Alors, pourquoi est alors VHDL mieux?Eh bien, un langage plus structuré offre un «plus sûr», plus solide environnement pour le renforcement des dessins et modèles, les grands pouvant aller jusqu'à - essayer d'écrire un gros programme en Basic et vous comprendrez ce que je veux dire.

Just my 2 cents ...

 

[kormesii]

VHDL est très facile et la langue populaire, mais je pense que VHDL ne possède pas les capacités puissantes de Veriolog.Tout en VHDL est rapide - de la conception des notions de base de design - il n'est pas très pratique pour la simulation des grands projets / la simulation faudra beaucoup de temps, Resourses etc /.Je suis sûr que Verilog est plus puissant / à partir de la conception et la pratique des fins /.Le moins que de Verilog est qu'il n'est pas aussi abstraite que VHDL encore.Mais je pense que ce sera résolu bientôt.

En outre: À mon avis, la conception mixte / VHDL et Verilog / est le meilleur pour chaque projet.

 

[loci8]

Quand j'ai commencé à apprendre quelque chose sur puce de développement, seuls VHDL a été dit d'être "bon".Mais je suis de la région de langue allemande académique, et non de l'industrie.
A i petite entreprise travailler sur un projet maintenant, en sortit pour moi, la langue à utiliser, parce que dans l'entreprise, tant sera appliquée.

Néanmoins, j'ai décidé de choisir VHDL, à mon avis, c'est vraiment plus "ranger" à utiliser pour un débutant (comme moi).

 

[stevepre]

loci8,

Tu ferais mieux d'y penser ...

Jetez un oeil à tous les outils de CAO.Tous les soutenir Verilog, et seuls certains d'entre eux supportent VHDL.Vous pouvez voir la majorité est Verilog.Et vous croyez vraiment que la majorité sont des imbéciles?

Verilog est le meilleur choix.

[Ce message a été édité par: stevepre le 2002-04-26 04:33]

 

[Hero]

C'est la vérité à propos VHDL et Verilog.

VHDL et l'ADA sont des langues strictement pascaloid utilisés pour des projets militaires.VHDL languge est dérivé de projets militaires au cours des années 80 finansed par la DARPA.

En 1987, VHDL est acceptée par l'IEEE dans la norme IEEE officielles 1076.

Verilog est un langage non militaire et il est admis dans l'industrie comme norme industrielle officieux.

Comme tout militaire VHDL est pas tout à fait approprié et efficace pour les petits projets comercial.

Vous pouvez penser à VHDL et Verilog comme Ada et C .

 

[chinadicom]

Je pense que comparer Verilog et VHDL, c'est comme comparer C et Ada, la première est la facilité à apprendre, et la seconde est plus difficile à apprendre, mais ils peuvent faire la même chose.Dans les secteurs industriel, le Verilog est pop que VHDL.Je sais Verilog et VHDL, Verilog, mais j'aime.

 

[loci8]

@ stevepre: Merci pour votre message.
Je pense que je dois changer la façon de penser les langues.
Mais pour l'apprentissage i fins finlandaises, le projet actuel avec VHDL, Verilog, mais dans l'avenir sera le meilleur choix.

Mais son très surprenant, que les universités de la région allemande autrichienne faire tellement insister sur VHDL, Verilog pas.
Peut-être cela est un bon exemple pour la diffrence entre l'université d'apprentissage et de l'Industrie de travail

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />

 

[ptoo30]

Je travaille pour 30ys à la zone semi-conducteurs.La plupart des compilateur VHDL demande du client à l'ASIC libraly.Semi-conducteurs et les ingénieurs sont familiers verilogHDL.L'origine est différente, VHDL a été initialement développé pour la fabrication de la spécification du système par le DOD.Verilog HDL a été développé pour améliorer la facilité pour les ingénieurs de conception ASIC.Donc, VHDL est formel.A partir de maintenant il ya des convertisseurs de code VHDL et nombreuses entre verilogHDL, witchever vous choisissez il n'y aura pas de Tor les difficultés de votre développement.Je
personately comme VHDL car les ingénieurs système utilisent VHDL.

 

[Armer]

I avec stevepre trop, je remercie Verilog est mieux pour nous de conception de puces ASIC, Verilog est commicial.tant de livres et de matériel de VHDL est utilisé pour l'éducation et se propage.