XL simulation erreur Verilog

[lahaha]

Quand j'ai essayé de simuler un inverseur avec Verilog-XL, j'ai reçu un deux erreurs
(1)
Module ou primitif (nmos3) n'est pas définie "ihnl/cds0/netlist", 19: nmos3 MN0 (. D (Out),. G (A). S (cds_globals.gnd-));
(2)
est similaire à (1), mais il est pmos3

J'utilise gpdk pour cette simulation.Est-ce le problème de réglage?
S'il vous plaît aider!

 

[yaxazaa]

avez-vous d'inclure le fichier primitive?

 

[lahaha]

Comment le comprendre?
S'il vous plaît aider!

 

[joe2moon]

Verilog-XL est une porte (cellulaire) simulateur de niveau, pas de niveau de simulation transistor.

Si vous voulez simuler votre onduleur dans SPICE, vous pouvez
-1) Le changement nmos3 à "NMOS", et pmos3 à "PMOS"
(NMOS et PMOS est Verilog-modèle pré défini.)

-2) Définissez votre nmos3 et pmos3 modélisation, ex: primitive

your_mux primitive (Y, A, B, S);
sortie Y;
entrée A, B, S;
table

/ / ABS: Y
/ /
1?0: 1;
0?0: 0;
?1 1: 1;
?0 1: 0;
0 0 x: 0;
1 1 x: 1;
endtable
endprimitive / / your_mux