comment écrire correctement un banc d'essai du module de haut

[chibijia]

Récemment, j'ai écrire un code qui embrassent deux modules disparaissent, commemodule segbcd(data,clk,rst,seg_out) where data is 8bits input ;clk,rst are 1bit input,seg_out is 8bits output,and

Module Module1
segbcd (données, CLK, RST, seg_out) où se trouve les données d'entrée 8bits, CLK, RST sont 1bit entrée, de sortie seg_out est 8bits, etmodule counter(s,sc,sn,rst,clk,data_sn,data)

module2
Module compteur (S, Sc, sn, RST, CLK, data_sn, données)
où s, sc, sn, RST, CLK sont 1 bit d'entrée, data_sn est entrée 8bits, des données est de 8 bits de sortie;
et la CLK et la TVD peut être le node.and ordinaires de la sortie de la module2 des données est l'entrée du module1-data.
quelqu'un peut-il me dire comment écrire un banc d'essai approprié pour ce design!
Aide!

 

[ckaa]

Voici un banc d'essai rapide.Il mai ont erros mineures.Check it out bien et laissez-moi savoir si ça marche pour vous!

module_tb ();
reg clk, reset;
fil [7:0] data_sn, données, seg_out;
s fil, sn sc,;

/ / ajustez votre retard en fonction de votre largeur d'impulsion de réinitialisation
/ / Fournir aussi des stimuli pour votre s, sc, les intrants SN en fonction de votre conception
initiales commencent
clk = 0;
reset = 0;
# 20 reset = 1;
# 20 reset = 0;

fin

/ / déterminer votre période d'horloge et d'ajuster le retard ci-dessous
toujours CLK # 50 = ~ CLK;segbcd segbcd_inst (
données (data),
CLK (CLK),
RST (réinitialisation),
seg_out (seg_out)
);

counter counter_inst (
s (s),
SC (SC),
SN (SN),
RST (réinitialisation),
CLK (CLK),
data_sn (data_sn),
données (data)
);

endmodule

 

[pini_1]

Peut-être cet exemple peut aider à:

"Ce qui suit est un petit dessin d'une FIFO, qui est construit de Flip-Flop dispositifs. J'ai trouvé le dessin certains où sur le Web, correction de quelques bugs, a créé un banc d'essai pour tester et PERL script pour automatiser le test. Cette site fera la démonstration de l'ensemble des trois ...."

http://bknpk.no-ip.biz/my_web/MiscellaneousHW/regFIFO.html