projet de communication mobile sur matlab

comment avez-vous effectuer l'opération d'intégration en utilisant VHDL? M
 
comme indiqué dans les fichiers téléchargés la partie intégration est tenue le physique Bits soit (-1, +1) et après, il ya une unité de décision qui compare le résultat à la valeur de référence; décider si c'est 1 ou 0 bit de données utilisateur est que ce que u veut dire? Hany Hamed
 
Salam han00oo, je voulais juste savoir quelques informations avez-vous mis en œuvre des deux canaux avant et arrière ou un seul canal? Avez-vous mis en place un système multi-utilisateur ou u juste bonne comme un seul utilisateur? Combien de Spartan 3 Kits at-il fallu u de le faire? Cordialement,
 
Salut, comme indiqué dans la figure en début de postes, vous pouvez voir que les données provenant de 3 sources différentes et combinées dans l'unité émettrice ensuite transmis au récepteur via un canal réel (et non un modèle en FPGA). ainsi prendre 2 Spartan-3 Kits salam, Hany Hamed
 
Pour que les principes de multiplication de CDMA vrai, on utilise un codage bipolaire avec les valeurs supposées physiques de + 1 et -1. bipolaire codage, logiques bits "1" sont représentées par une "+1" signaux physiques et logiques "0" bits sont représentés par des négatifs "-1" signaux physiques, et cela est également vrai pour une partie de l'intégration.
 
Je comprends ce principe CDMA nécessite une intégration analogique au niveau du récepteur. Comment avez-u effectuer l'opération d'intégration en FPGA? M
 
hanOOoo cher, pourriez-vous s'il vous plaît expliquer comment vous avez implémenté en FPGA additionneur?
 
comme je l'ai mentionné avant que l'idée principale de ce projet est de changer régulièrement l'additionneur analogique numérique avec un, et ainsi la technique que j'ai utilisé est petit peu différent des autres types CDMA, principalement dans l'additionneur et d'intégration et voici comment cela fonctionne. d'abord convertir le signal binaire en un signal physique, ajoutez la physique des signaux-bit-le résultat serait un signal multi-numérique (nombre de niveaux = nombre de signaux +1)-ou-pour simpilicity nous pouvons envisager une sequance décimale régulière de la prochaine étape est l'encodage, i codé le signal de résultat à plusieurs niveaux pour un signal numérique normal (0,1) bien sûr le signal codé a une plus grande BW mais il peut être utilisé à la place de l'additionneur analogique normale en œuvre dans la conception numérique.
 
Salut, hw u modèle a modèle de canal. Est-il Ricean ou Raleigh ....... Je n'ai pas vu de tout paquet ou détection de trame. Ni un égaliseur, ni un circuit Synchornisation telles que la synchronisation grossière (ou de détection limite de symbole), détection de fréquence décalage grossier, fin et le temps de synchronisation de fréquence, il n'y a pas d'estimation de canal aussi. Au revoir, Gopi. [Size = 9] [color = # 999999] Ajouté après 35 secondes: [/color] [/size] Salut, hw did u modèle de canal modèle. Est-il Ricean ou Raleigh ....... Je n'ai pas vu de tout paquet ou détection de trame. Ni un égaliseur, ni un circuit Synchornisation telles que la synchronisation grossière (ou de détection limite de symbole), détection de fréquence décalage grossier, fin et le temps de synchronisation de fréquence, il n'y a pas d'estimation de canal aussi. au revoir
 
u u mot n'a pas vu le modèle de canal mais si u can [size = 6] Voir [/size] les postes ci-dessus u constaterez que c'est un véritable canal et aucun besoin de modèles de canaux ici, la synchronisation u ne [size = 6] Voir [/size] était dans les techniques de détection pilotes .... do u [size = 6] SEE [/size] de personnes dans le détail, beaucoup alors ce que j'ai fait la question est maintenant pour u .. do u think deux cartes FPGA connectés via meduim directe besoin somthing plus de ce que u dit u ne pouvait pas [size = 6] Voir [/size]?! soit dit en passant, c'est que façon de parler utilisation u est NORMAL?!
 
Je tiens également à mettre en œuvre des FPGA dans mon projet. peut u guys m'aider à démarrer dans un mode bon?
 
Bonjour étudiante à la maîtrise en génie informatique .. et nous pensons à notre projet de dernière année ... lire la alll les choses et im très intéressé par elle .. plz si tu veux me donner ce Ednan
 
Connaissez-vous un bon forum comme celui-ci pour discuter de la mise en œuvre des algos comm / systèmes sur C6713
 
Je travaille également sur ce même sujet. j'ai terminé ma programmation matlab sur ce point. Et en essayant de travail même en vhdl codage, mais confus dans la plus part.please m'aider
 
Salut, je suis confronté à des difficultés tant dans un même projet. mr.han00oo peut m'aider? .............. s'il vous plaît s'il vous plaît envoyez-moi des détails de votre projet. j'ai pris un même projet dans mon post graduation pro gramme. [Size = 2] [color = # 999999] Ajouté après 45 minutes: [/color] [/size] Partie 1: Introduction à: étalement de spectre, FPGA Spartan-3 et VHDL s'il vous plaît envoyez-moi ce document sur mon mail aapatel374@yahoo.co.in dès que possible. [Size = 2] [color = # 999999] Ajouté après 5 minutes: [/color] [/size] m'envoyer Partie 2 Tx aussi [size = 2] [color = # 999999] Ajouté après 4 minutes: [/color] [/size] aussi m'envoyer dernière partie rx également
 
Salut les gars que j'avais réalisé ce projet le mois dernier succès fully.if tu veux tout u aide pouvez me contacter ....
 
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