projet de communication mobile sur matlab

Pouvez-vous me dire la logique que vous avez utilisée, car je veux essayer de le mettre en œuvre sur un DSP. Une logique pour la détection d'étalement et
 
salut Ronak u peut me donner votre diagramme le plus tôt possible? mon dia bloc est le même que dans ces forum.if votre dia bloc est le même alors envoyez-moi vos coordonnées.
 
Salut les gars, où ru? j'ai besoin de votre aide argent.
 
mon rapport sur le projet de CDMA sur FPGA qui peut aider ua lot .....
 
salut Ronak où ru? je suis en attente pour votre replay. je ne peux pas trouver lien ci-dessus. j'ai la version simulink de 6.6.may être cette volonté en version plus récente de simulink.i pense que j'ai besoin Simulink HDL Coder pour this.if u avoir à me faire parvenir dans les plus brefs possible.or s'il vous plaît envoyez-moi étape par étape le chemin exact.
 
Ronak salut je peux ouvrir votre tout u work.thank beaucoup encore une again.but Maintenant, je veux tous les détails de votre project.i voulez des détails de votre bloc tous comment ils travaillent? comme simple cdma, dscdma & awgn.u pouvez m'envoyer sur mon e-mail aapatel374@yahoo.co.in
 
commencez à faire des codes pour numérique CDMA dans matlab.make fichier. m pour la fonction project.use pour cette fonction crée indivdual .... ur de fichier. m. et de voir les chiffres de résultats de simulation ... maintenant faire des fichiers m pour les sinus de cosinus d'onde que le signal msg du CDMA, u peut utiliser 8 bits de quantification à tx side.and 8 -. déquantification peu à côté Rx, simplement en éditant ur du vieux projet numérique CDMA. maintenant, en dépit de l'utilisation de sinus ou cosinus d'onde rendre signal de parole en passant alors que le bruit de 4.KHz lpf. i avait achevé jusqu'à l'auto-corrélation partie du DS-CDMA, mais ne donner. m fichier à u. (i hope u faire et son neccesory de construire ur propre modèle pour cdma.) puis après essayer de faire renforcée. mdl puis me.hdl codeur convertit en. v ou fichier. vhld. ur qui FPGA allez utiliser? Altera ou Xilinx? si ur en utilisant altera EP2c8 série j'ai autre nouvelle option et facile de faire un projet en "C" ....
 
salut Ronak thank u pour votre replay. J'utilise altera. j'ai mon comleted. m fichier par mon propre logique, mais j'ai dû `utilisation fuction t pour cela. j'ai exécuter votre cdma.mdl mais peut t `long dscdma.mdl ne peux pas générer de banc d'essai pour elle. ainsi peut u s'il vous plaît envoyez-moi un autre document concernant votre projet. J'ai lu votre rapport de projet.
 
est l'information sera transmise par l'antenne RF? quelle est la largeur de bande de l'antenne utilisée? pouvez-vous supposer pour moi comment puis-je mettre en œuvre des normes CDMA et GSM sur FPGA même? merci
 
J'ai besoin d'aide dans part.theory simulation de cdma est cleared.i besoin imformetion sur le paramètre de tous les blocs fonction de tous les blocs de forme d'onde et comment ressembler après chaque intégration blocks.esspecially et décharge block.i ne peux pas le comprendre (en dscdma ). do u mettre en œuvre que le gramme bloc dia même que ce forum montre (sur la 1ère page, schéma 1er)
 
Salut every1 Je viens de terminer CDMA projet FPGA planches de la conception est de A-à-Z DIGITAL même le processus de sommation si any1 intéressés, je peux fournir un coup de main ... [/ S'il vous plaît. Can U-être en mesure d'expliquer ce projet en bref. Si U peut alors répondre dès que possible
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salut deepak dont u projet demandé? u déjà remplir ce project.so? de toute façon me faire parvenir vos documents also.please m'envoyer tous les détails de votre projet avec dia bloc, les chiffres, les résultats etc.wich peut être très utile pour moi dans mon projet. thank u beaucoup pour votre réponse.
 
soory, n ° I dont have matlab écrire now.m sur mon lieu travail. faire la simulation par ur ownself ... mais je peut-être aider à u ... Exemple de projet 1.Voir (. Mdl fichier) de matlab7.1 ... 2.go la boîte à outils de Simulink, il u se trouve une option de configuration. type de modèle tous les liens ... 3.Réglez i / p, d'o / p, les liens entre les modèles que u required.say suppose que u int8, int16, unsiged int .... 4.bcoz type de données doit être mached entre toutes les connexions ... 5.1st faire simple. Mdl que dans le projet, qui est facilement simulé dans le codeur manche ... genrates que le code VHDL ... 6. faire des projets dans quatus pour télécharger le fichier binaire en FPGA .... [Size = 2] [color = # 999999] Ajouté après 2 minutes: [/color] [/size] hodahussein, .. Oui, c'est possible ... mais il a fallu addtion rf h / ws ....
 
Ronak ok je comprends, mais la dernière étape (6) je peux `t.how?
 
:?: Hey quel est le but du projet de maladies. ce que tu l'intention qu'il doit faire. plz répondre car je suis intéressé par des projets ur & want 2 le prendre comme mon année dernière. proj
 
Sorry 4 réponse tardive ..... 6. on est en IDE outil de altera nommé quatus faire un nouveau projet pour altera dispositif ur ..... et les ravageurs du fichier. vhd dedans ... le simuler sur elle .... vous pouvez faire des fichiers banc d'essai pour le projet dans matlab, c'est l'un ou l'avantage d'utiliser matlab simulateur .... jus u mettre délai de synchronisation dans le fichier de test pour simuler l'respose puce ..... en logiciel nommé ModelSim ... ok .... ru gujarati, indien??? whr ru frm???? m à baroda .... [Size = 2] [color = # 999999] Ajouté après 1 minutes: [/color] [/size] hey ... coolraj lu mon dossier an projet ..... qui i hv déjà téléchargé sur cette page ... par comprendre qu'il u obtiendra idée .... ok???
 
je suis de la sourate. et je suis étudiant p. J'étudie aussi dans les versets nager gcet (moi communication). a votre projet exécuté sur FPGA kit? u peut me donner votre code matlab? s'il vous plaît ............ [Size = 2] [color = # 999999] Ajouté après 8 minutes: [/color] [/size] ont u générer du code VHDL et banc d'essai à partir de votre modèle? si vous pouvez me faire parvenir &
 
m surat.m aussi de travailler à baroda rightnow ... m compleded mes bvm être électronique de l'université, passout à 2009. mes codes ont travaillé sur Xilinx sparten kit parfaitement ... ok ... Je vais vous donner mon code pour u à Diwali, bcs j'ai quitté mon secours à Surat. vous devriez aller à girirajsir, l'électronique ÉTABLISSEMENTS, GCET cllg, il est expert dans la conception du code matlab & FPGA .... il m'aide beaucoup en. m. processus de convertion vhdl ...
 
ok merci girirajsir u très très much.oh? j'ai passout mon être de la SCET à 2004. ok s'il vous plaît envoyez-moi votre matlab prog dès que possible. je dois terminer mon travail en novembre de l `1ère semaine, si possible avoir u une photocopie de votre projet. quelque chose à propos de votre projet s'il vous plaît envoyez-moi tout. ok bye heureux Diwali.
 
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